[an error occurred while processing this directive]
|
В режиме batch развожу в Xilinx проект передаю файлы в Active_Hdl но почему-то вместо файлов vhd и sdf с названием проекта у меня там time_sim а в top-level unit верхний файл как обычно с названием проекта и он не симулирует и ошибки типа Cannot find component declaration. подскажите пожалуйста что делаю не так?
E-mail: info@telesys.ru