Отправлено SM 30 сентября 2005 г. 12:23 В ответ на: Ну мы таких книжков не читали, мы только тестбенчи писали, из которых при помощи verilog-XL или модельсима тест-вектора в формате .VCD генерили, которые на фаб для верификации отсылали. (+) отправлено SM 30 сентября 2005 г. 12:15

на ноги чипа подаются сигналы тест-вектора, и сравниваются результаты с выхода чипа с этим же тест-векторам. Мое дело - подготовить такой тест-вектор, который бы смог проверить наибольший процент технологических ячеек и связей. Этот же тест-бенч применятся для тестирования проекта в процессе разводки, синтеза дерева клоков и т.п. операций, не изменяющих логику, но изменяющих времянку. Это тестирование.

Верификация это просто проверка соответствия функциональности синтезированного нетлиста исходному RTL. Или аналогичное - просто сравнение эквивалентности логики одного с логикой другого. То есть тест, не наглючил ли синтезатор. Это делает вообще не человек, а например synopsys formality.

Отладка - а вот это то, что сложнее всего. Доведение RTL до состояния "соответствует задуманному". Вот тут-то я один естессно не справлюсь. Тут каждому из бригады есть чем заняться.

P.S. А вот теперь аналог вставляем на кристалл, я вообще х.з. как там делать ТЕСТИРОВАНИЕ. В отличие от верификации и отладки, которые вполне ясны, первая по аналогу это LVS+RCX, вторая - возня в spice.