Отправлено DPAVLOV 23 августа 2005 г. 10:35 В ответ на: А есть у кого-нить заготовка на VHDL для передачи управляющего сигнала между разными клоковыми доменами? Для данных - ФИФО и нет проблем. отправлено <font color=gray>Gorby</font> 22 августа 2005 г. 18:35

http://www.chipdesignmag.com/display.php?articleId=32&issueId=5

Хотя я и не совсем согласен с решением, предложенным автором.

• Спасибо, ознакомился. Немного не то, хотя работать будет.(+) — Gorby   (23.08.2005 12:22 217.149.212.43, 504 байт)
  • Если речь идет о GateLevel симуляции(+) — DPAVLOV   (23.08.2005 16:21 62.118.80.133, 241 байт)
    • т.е. я хотел сказать задай 20 и 40 МГц — DPAVLOV   (23.08.2005 16:22 62.118.80.133, пустое)
      • Не в быстродействии дело. А в постоянном изменении разности фаз, при котором обязательно пересекаются фронты двух клоков. Частоты 100 и 85 МГц. Все разводится на 110 МГц спокойно. — Gorby   (24.08.2005 11:35 217.149.212.43, пустое)
        • Задайте при моделировании (+) — DPAVLOV   (25.08.2005 12:38 62.118.80.133, 280 байт)