|
|
Циклон, асинхронное show-ahead ФИФО с запрещенным (для экономии ресурсов) контролем перелета и недолета, по записи тактируется 6 МГц, а по чтению - 8 МГц.
Запись происходит непрерывно, а чтение - пачками 188 байт.
Решение о начале чтения пачки принимается по (rdusedw >= 188).
Изредка глючит.
В результате полдня симуляций в ActiveHDL выясняется, что иногда rdusedw становится ненулевым, РАНЬШЕ чем на выходе FIFO появляется байт.
Сигнал rdempty, при этом, формируется как надо.
Создается такое впечатление, что rdusedw, в отличие от rdempty, "забыли" простробировать по положительному фронту rdclk. Или об этом где-нить написано, да я недочитал?
В общем, имейте это в виду и не наступайте на те же грабли, что я!
E-mail: 
info@telesys.ru
