Отправлено timis 04 августа 2005 г. 17:43

Здраствуйте.
Пытаюсь развести схему в Xilinx ISE 7.1i.У Схеммы (microblaze и opb_uartlitle) внешние цепи rx и tx не коннектяца к выходным контактам платы spartan3 (T13 и R13).В ucf всё прописал.
XPS начал выдавать ошибку.
ERROR:MapLib:30 - LOC constraint T13 on rx is invalid: No such site on the
device. To bypass this error set the environment variable 'XIL_MAP_LOCWARN'.
Я установил XIL_MAP_LOCWARN=0;
Всё развелось.
Перетискиваю проект в ISE прописываю в ucf всё тоже самое выполняю map =>
ERROR:NgdBuild:755 - Line 1 in 'system.ucf': Could not find net(s) 'sys_clk' in
the design. To suppress this error specify the correct net name or remove
the constraint. The 'Allow Unmatched LOC Constraints' ISE property can also
be set ( -aul switch for command line user
Обьясните пожалуйста
1 что за перименная XIL_MAP_LOCWARN и за что она отвечает
2 что вообще происходит...т.е как исправить последнию ошибку
Всем спасибо.

• cmd set XIL_MAP_LOCWARN = 1 — des00   (05.08.2005 17:46 80.89.147.5, пустое)
• Возможно синтезатор при оптимизации переименовывает сигнал или удаляет как неиспользуемый. — zlyh   (05.08.2005 09:30 80.82.61.29, пустое)