Отправлено vetall 04 августа 2005 г. 11:25

после implementation для создания файла симуляции вызывается

"ngd2edif -w -v fndtn dins_04.nga time_sim.edn"

после загрузки time_sim.edn в logic simulator все времянки строятся БЕЗ ЗАДЕРЖЕК, хотя в edif задержки есть в виде всяких-разных

(portInstance IN3
(property FALL (integer 15762)(unit TIME) (owner "Xilinx"))
(property RISE (integer 15762)(unit TIME) (owner "Xilinx"))
)

а если сделать верилоговский файл симуляции через ngd2ver и запустить time_sim.v в active hdl, то все строится с задержками.
может кто знает ПОЧЕМУ LOGIC SIMULATOR НЕ СТРОИТ ЗАДЕРЖКИ????

(у меня spartan, поэтому ничего кроме foundation использовать не могу)

• похоже, надо подключить sdf-файл — Vincent Vega   (05.08.2005 23:38 213.148.3.144, пустое, ссылка)
• А, по-моему, по определению - логическая (функциональная) не содержит задержек — sed   (04.08.2005 14:29 159.93.18.118, пустое)
  • Ответ: — vetall   (04.08.2005 16:14 82.179.191.126, 207 байт)
    • Попробуйте скопировать в другую дирректорию только файл вашего проекта и заново запустить в ней компиляцию и моделирование, чтобы не брал старые предустановки — sed   (04.08.2005 17:03 159.93.18.118, пустое)