Отправлено ASV_77 08 июля 2005 г. 10:21 В ответ на: есть 1 - способ написать в текстовом редакторе временные диаграммы 2 - полноценый тестбенч и симулятор отправлено <font color=gray>des00</font> 08 июля 2005 г. 10:07

когда генерится VHDL-файл для создания проекта и файл-тестбенч -- то этого достаточно для корректной симуляции работы схемы?

А можно ли сделать визуализацию, т.е. например чтобы можно было продемонстрировать постороннему человеку, что сигнал в полосе проходит, а вне - не проходит? (в идеале - получить картинку как в рисовалке, только не рисуя ее ручками)

• все в этом мире можно, если осторожно, симулятор и тест бенч с сохр. в файл вам помогут, потм поднимаете файл любым пакетом и строите графики — des00   (08.07.2005 12:44 80.89.147.5, пустое)