Отправлено Aser 05 июля 2005 г. 12:49 В ответ на: Уважаемые Xilinx'ксы, а еще не поясните (+) отправлено Begin_ISE 05 июля 2005 г. 11:53

и не может быть логически соптимизировано.
Если проект на VHDL или Verilog, то он логически оптимизируется
при синтезе.
Далее на маппинге минимизируется оборудование не логической оптимизацией,
а удачным размещением на ресурсы.