Отправлено VG 14 мая 2005 г. 13:52 В ответ на: вопрос к VG отправлено slayer 14 мая 2005 г. 12:59

Я все делал в текстовом редакторе (Verilog). Если нет желания копаться в тексте, могу рекомендовать следущее:
1. Сгенерить MegaWizard'ом VHDL или Verilog проект
2. Далее использовать в квартусе (у меня Q4.1) Главное меню->Tools->RTL Viewer
3. Далее, имея схему соединений, можно нарисовать аналогично свою. Также легко по этой схеме найти лишние элементы и соответственно подкорректировать сгенерированный проект.