Отправлено DPAVLOV 08 апреля 2005 г. 01:24 В ответ на: Тут ниже пост "Откуда могут появлятся различия в поведении схемы в симуляторе и в железе?" навел меня на свой вопрос. Многоуважаемый Gorby говорит...(+) отправлено M_A 07 апреля 2005 г. 05:07

На пример:
1)
process (rstn, clk)
variable var : std_logic;
begin
if (rstn = '0') then
var := '0';
dout <= '0';
if (clk'event and clk = '1') then
var := din;
dout <= var;
end if;
end process;

2)
process (rstn, clk)
variable var : std_logic;
begin
if (rstn = '0') then
var := '0';
dout <= '0';
if (clk'event and clk = '1') then
dout <= var;
var := din;
end if;
end process;

эти процессы при функциональном моделировании будут вести себя по разному, а при временном одинаково, причем поведение при временном моделировании будет соответствовать примеру 2.

• Немного ошибся(+) — DPAVLOV   (08.04.2005 01:45, 304 байт)