Отправлено des00 24 марта 2005 г. 06:41

есть выражение котрое нужно вычислить, например a-b+c-d. наборов аргументов {a,b,c,d} допустим N. Логично разбить вычисления на 2 этапа:
1. вычисление a-b и c-d.
2. сумирование результатов.
В результате получаеться что у вычислительного блока появляеться задержка валидности данных на 2 такта.
Как учесть эту задержку?? простым дополнительным счетчиком, по счету достижении которым счета == 2, выставяетьс сигнал валиднсти данных??
Или эту проблему решают другим способом??

• Ответ (+) — SM   (24.03.2005 10:16, 549 байт)
  • можно еще порезать сумматоры или что-то типа CSA в дополнительном коде — yes   (24.03.2005 13:25, 59 байт)
  • Спасибо, такое тоже приходило ко мне в голову, но (+) — des00   (24.03.2005 10:28, 370 байт)
    • Ответ: на xilinxax задержка до 16 тактов = 1 lut в режиме SRL16 — keyru   (24.03.2005 12:20, пустое)
      • нада запомнить! спасибо. — des00   (24.03.2005 14:01, пустое)
    • Ну тут уж сами решайте - вариантов-то (+) — SM   (24.03.2005 10:37, 147 байт)
      • Понятно, спасибо! — des00   (24.03.2005 10:39, пустое)