Отправлено Shtirlits 03 марта 2005 г. 20:13

Добрый вечер.

vhdl,stratix, два клока: PCI и 200MHz для Фурье. Обмен через dcfifo.
Сброс быстрой части схемы осуществляется через бит в регистре, то есть из домена PCI-ного клока. Сброс синхронный, благо в stratix для этого есть специальный вход у триггера.
Как и положено, делаю сдвиговый регистр на 3 и больше элементов, тактируемый быстрым клоком, на входе которого бит сброса из pci-ного регистра, а выход идет на сигнал reset быстрой части схемы.
Все равно design assistant говорит, что reset не правильно синхронизирован. А хочется, чтобы никаких предупреждения не было.
Как правильно синхронизировать-то?

Еще обнаружил, что синхронный сброс кое-где идет не на специальный вход sclear, а на входы данных. Такие неприятности видел только у ячеек, которые были размножены quartus-ом для уменьшения фанаута.
Об этом design assistant тоже сообщал, хотел, чтобы reset был подключен только к ресетному порту и никуда больше.
Как бороться?

Собираюсь сделать маааленькую схемку с такими же частотами и сбросом, assignment-ами заставлю сдуплицировать регистры.
Но пока нет идей, в каком направлении рыть.

• Когда-то тоже обращал внимание на сообщения(+) — IO   (04.03.2005 10:03, 154 байт)
• У меня ~2500 сообщений при компиляции под stratix. Я на них забил и тебе советую так же. — sas   (04.03.2005 09:26, пустое)
• Забей ты на этот design assistant(-) — Realking   (04.03.2005 07:59, пустое)