Отправлено mishal 17 февраля 2005 г. 19:36

проект на ACEX синтез synplify,имплементация quartus II
пины назначаются в проекте напрмер
attribute altera_chip_pin_lc of clk : signal is
"clk@55";
в процессе отладки после изменения - в рапорте квартуса вижу что сигналы назначены на совершенно другие ноги чем указано.
после того как изменение убрано - всё ок.
бывает что изменение не влияет.
отловить закономерность пока не могу.
подскажите пожалуйста.

• Напишите tcl скрипт для распиновки сами и все будет ок. — cms   (17.02.2005 19:46, 193 байт)
  • Ответ: к сожалению в тексте файлов *.tcl которые генерирует sinplify — mishal   (17.02.2005 20:22, 137 байт)
    • Лучше создать свой собственный - типа myproject_pinout.tcl, чтобы его не трогал никто кроме вас. — cms   (18.02.2005 13:30, 1078 байт)
  • Ответ: к сожалению в тексте файлов * — mishal   (17.02.2005 20:20, пустое)