[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
Я так сначала и делал, но было две ошибки.
Сейчас сделал снова и получилось, видимо это были глюки редактирования связей (похоже, что получалось одно название связи на входе и выходе BUFG).
Но теперь ошибку выдает разместитель в Place & Route Report:
ERROR:Place:1726 - Could not find an automatic placement for the following
components:
BUSCLK of type GCLK IOB is placed at C9.
XLXI_17 of type DLL is placed at DLL2.
XLXI_23 of type GCLK BUFFER is unplaced.
XLXI_27 of type GCLK BUFFER is unplaced.
XLXI_18 of type DLL is placed at DLL3.
XLXI_19 of type GCLK BUFFER is unplaced.
ERROR:Place:1727 - Xilinx requires using locate constraints to preplace such
(BUSCLK - это название пина входа тактовой частоты)
Чего ему теперь не хватает? Где же автоматическая трассировка?
PS. Я для BUSCLK и обоих CLKDLL на схеме давал атрибут LOC (C9, DLL2, DLL3 соответственно) и для двух выходов тоже (их в этом списке нет).
E-mail: info@telesys.ru