Отправлено SeregaDoc 12 февраля 2005 г. 13:53

library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity FIFO_OUT is
generic(
rFIFO_OUT : integer :=16;
gFIFO_OUT : integer :=256
);
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
NXT_W : in STD_LOGIC;
NXT_R : in STD_LOGIC;
DATA_I : in STD_LOGIC_VECTOR(rFIFO_OUT-1 downto 0);
FULLxEMPTY : out STD_LOGIC;
DATA_O : out STD_LOGIC_VECTOR(rFIFO_OUT-1 downto 0)
);
end FIFO_OUT;

architecture FIFO_OUT_Synt of FIFO_OUT is
type ARR is array (natural range <>) of STD_LOGIC_VECTOR(rFIFO_OUT-1 downto 0);
signal BUF: ARR(0 to gFIFO_OUT-1);
signal U_N : integer range 0 to gFIFO_OUT-1;
signal U_K : integer range 0 to gFIFO_OUT-1;
signal FLL : STD_LOGIC;
signal EMP : STD_LOGIC;
signal PLUS : STD_LOGIC;
signal MINUS : STD_LOGIC;
begin
process (CLK, RST, NXT_W, NXT_R, FLL, EMP)
begin
if RST='0' then
U_N<=0;
U_K<=0;
PLUS<='0';
MINUS<='0';
elsif CLK='1' and CLK'event then
if FLL='0' and NXT_W='1' then
BUF(U_N)<=Data_I;
PLUS<='1';
if U_N=gFIFO_OUT-1 then
U_N<=0;
else
U_N<=U_N+1;
end if;
else
PLUS<='0';
end if;
if EMP='0' and NXT_R='1' then
DATA_O<=BUF(U_K);
MINUS<='1';
if U_K=gFIFO_OUT-1 then
U_K<=0;
else
U_K<=U_K+1;
end if;
else
MINUS<='0';
end if;
end if;
end process;
process (RST, U_N, U_K, PLUS, MINUS)
begin
if RST='0' then
EMP<='1';
FLL<='0';
elsif U_N=U_K then
if PLUS='1' then
FLL<='1';
end if;
if MINUS='1' then
EMP<='1';
end if;
else
EMP<='0';
FLL<='0';
end if;
end process;

process (CLK, FLL, EMP)
begin
if CLK='1' and CLK'event then
if FLL='1' then
FULLxEMPTY<='1';
end if;
if EMP='1' then
FULLxEMPTY<='0';
end if;
end if;
end process;
end FIFO_OUT_Synt;

Кристал Cyclon EP1C3T144C8
Данный код я синтезировал в Synplify а потом из Synplify передавал в Quartus. В Quartus все это дело разводил и получал отрицательную частоту функционирования. Кто то может объяснить. А то это загадка для
молодого специалиста.
Спасибо!