|
|
Top level у меня в схематике, а начинка в VHDL. Если всё компилировать квартусом, то проблем нет. Но при генерации VHDL исходника из этой схематики (для внешнего синтезатора) символ "/" является недопустимым.
Соответственно, надо все выводы переименовать. А их много, и ОЧЕНЬ много всяких атрибутов типа номера вывода и всяких констрейнов на них навешано. Единственное разумное, что в голову приходит, это экспортировать эти констрейны в текстовый файл, поправить там все имена, а потом обратно импортировать. Вот с последним и загвоздка. Как обратно импортировать *.csv файл в проект, хрен его знает.
В общем, может что-то проглядел, но в Квартусе никак найти ничего не могу...
Может ещё какое решение существует?
E-mail: 
info@telesys.ru
