[an error occurred while processing this directive]
|
есть некий файл VHDL в проекте в нем сигнал sig_B. При синтезе проект
занимает Total LUTs: 805
переименовываю везде sig_B в l_sig_B после синтеза Total LUTs: 807
и ничего не работает?
откуда +2 LUT?:(
E-mail: info@telesys.ru