|
|
разность между clk и dclk не постоянна и не известна т.к. dclk это внешний клок, а clk системный. Но, на высокий уровень dclk может попасть 2 rise-фронта clk, реже 1 фронт а, очень редко ниодного т.е. семплирование не сработает и уровень "1" (фронт) пропуститься.
использование pll_clk на данный момент решает проблему но просто хотелось бы решить задачу не временными способами а алгоритмическими.
и я поставил Т триггер на фронт dclk (данный защелкиваются по тому же dclk) а в автомате по тактированию clk
анализируют по xor Т от dclk и внутренний T. Если это тоже можно обозвать FIFO'ой то ладно:) Просто хотелось узнать не является ли это
каким то "зазорным" способом. т.к. опыта по проектированию железа только набираюсь. Коллег по этому делу нет.
E-mail: 
info@telesys.ru
