Отправлено -=Sergei=- 29 ноября 2001 г. 14:17

вообщем ситуация следующая:
Ядро контроллера некоего черного ящика сделано в схем. редакторе от Foundationa 3.1, с использованием VHDL макросов и CoreGenых кусков.
Этот контроллер интегрируектся в PC через шину PCI. Контроллер сообветсвенно шины PCI написан на VHDL и писался (точнее отлаживался) в Асtive -HDL 4.2. Теперь возникает задача все это объединить:
Опробаванны пути:
1. Проект из Foundationa (ACtive - CaD) импортируется в Active HDL. Все схемки переходят в bde файлы, кроме того появляются куча edif файлов. При синтезе возникают проблемы с CoreGen файлами, сначала требует XCO файлы, когда их подпихиваю начинает на них ругаться. VHDL макросы вообще приходится перетаскивать вручную. Синтез в принципе проходит, но имплиментация выдает кучу ошибок, не подсоединенные сигналы, при чем сигналы с дурными именнами, которые сами сгенерировались.
2. Схематехнический проект переводился в VHDL. Все схемки переходят нормально, CoreGen - переходит VHO. Все это подсоединяется к проекту. При компиляции начинается ругань на VHO файлы. В них нет entity, т.е. вместо него написан component. Можно ли что нить сделать с этими файлами не знаю. Вообщем тоже не получается.
3. Теперь в обратнеом направлении. PCI контроллер синтезируется. Получается один файл VHDL и один файл Edif. В схемотехническом педакторе можно либо сделать компонент из edif либо сделать макрос из vhdl. И уже в схематех. редакторе все объединить. Но это еще не пробовал. По этому вопрос. КТОНИТЬ ПОЖОБНОЕ ДЕЛАЛ??? ЧТО МОЖНО СДЕЛАТЬ??? ВРЕМЯ НЕ ТЕРПИТ. ВСЕ ХОТЕЛОСЬ БЫ ИМЕТЬ под Activом 4.2, поскольку уже написаны хорошие тест-бенчи. Вообщем помогите!!!