Отправлено Builder 09 августа 2004 г. 12:54

Проектик написан на Verilog, компилится в QII4.0 (раньше писал на AHDL и симулировал в Max+).
В схеме есть перевод входного асинхронного сигнала к внутреннему клоку - 2 последовательно включённые D регистра.
Так при временном моделировании симулятор ругается на несоответствие времени предустановки/удержания (справедливо ругается), а регистр до следующего такта переводится в неопределённое состояние и вся схема соответственно через пару тактов тоже.
Как такое вообще симулируется?

И ещё, при запуске временного моделирования появляется:
# SDF: Error: DPLL_v.sdo(l:0) : FILE CAN'T BE OPENED : DPLL_v.sdo
Реально файл есть, как это понимать?
.do файл через который запускаю:
savealltabs
SetActiveLib -timing
vlcomp -l ovi_flex10ke -work AnalogInput_timing "$dsn\src\TestBench\DPLL_TB.v"
vlcomp -l ovi_flex10ke -work AnalogInput_timing "$dsn\synthesis\simulation\custom\DPLL.vo"
asim -advdataflow DPLL_tb -sdftyp -AUTO="e:/Project/Hard/AnalogInput/AnalogInput/src/timing/DPLL_v.sdo"
wave
wave -noreg rst
wave -noreg clk
wave -noreg pll_clk
wave -noreg din
wave -noreg dout
run -all

• Или как моделируется такая схема в том-же ModelSim ? — Builder   (09.08.2004 14:40, пустое)