[an error occurred while processing this directive]
|
fclk: in std_logic;
n1: out std_logic; -- сдвинут на 1 клок
n2: out std_logic; -- сдвинут на 2 клок
......process(fclk)
begin
if (rising_edge(fclk)) then
n0 <= slow_clk;
n1 <= n0;
n2 <= n1;
end if;
end process
т.е. просто сэмплируем значение медленного клока и пропускаем через сдвиговый регистр:))))
E-mail: info@telesys.ru