[an error occurred while processing this directive]
ïÎÄÑÊÀÆÈÒÅ ÏÎÆÀÉËÓÑÒÀ, ÐÅÀËÈÇÀÖÈß ÇÀÄÅÐÆÅÊ ÍÀ VHDL
(«Òåëåñèñòåìû»: Êîíôåðåíöèÿ «Ïðîãðàììèðóåìûå ëîãè÷åñêèå ñõåìû è èõ ïðèìåíåíèå»)
ìèíèàòþðíûé àóäèî-âèäåîðåêîðäåð mAVR

Îòïðàâëåíî Ñàøà100 20 èþëÿ 2004 ã. 12:56

Ïðîáëåìà òàêàÿ. Èìååòñÿ àâòîìàò, êîòîðûé äîëæåí îïðàøèâàòü ñîñòîÿíèå âõîäíûõ êîíòàêòîâ ÷åðåç íåêîòîðóþ çàäåðæêó( ñêàæåì 5 ìêñ).
Fclk ðàâíà 12 Ìãö. Ò.å ïðèìåðíî 0.08ìêñ.
Êàê Âû äóìàåòå. Ââåñòè â àâòîìàò òàéìåð è íàñòðîèòü åãî íà ñðàáàòûâàíèå 5 ìêñ à ïîòîì ñ÷èòûâàòü ñèãíàë Time_out îò òàéìåðà íà àâòîìàò è îïðàøèâàòü ñèãíàëû íà âõîäå. Èëè åñòü êàêé-íèáóäü ñïîñîá ïîïðîùå.
Ïîäñêàæèòå êàê âû ðåàëèçóåòå çàäåðæêè? Âåäü îïåðàòîðû çàäåðæåê( òèïà wait for è åìó ïîäîáíûå) ñëóæàò òîëüêî äëÿ ìîäåëèðîâàíèÿ. Èëè ÿ íå ïðàâ? Ïèøó äëÿ Xilinx íà VHDL .
Ñïàñèáî.



Ñîñòàâèòü îòâåò  |||  Êîíôåðåíöèÿ  |||  Àðõèâ

Îòâåòû

Îòïðàâêà îòâåòà

Èìÿ (îáÿçàòåëüíî): 
Ïàðîëü: 
E-mail: 

Òåìà (îáÿçàòåëüíî):
Ñîîáùåíèå:

Ññûëêà íà URL: 
Íàçâàíèå ññûëêè: 

URL èçîáðàæåíèÿ: 

Ïåðåéòè ê ñïèñêó îòâåòîâ  |||  Êîíôåðåíöèÿ  |||  Àðõèâ  |||  Ãëàâíàÿ ñòðàíèöà  |||  Ñîäåðæàíèå  |||  Áåç êàäðà

E-mail: info@telesys.ru