Отправлено SM 19 июля 2004 г. 12:21 В ответ на: AHDL(+) отправлено Question 19 июля 2004 г. 08:59

Если FPGA, то есть смысл в небольшой конвейеризации - максимальное быстродействие дадут N 2-х входовых (точнее 4-х, по два входа каждой стороны) компараторов, выходы которых пропущены через триггеры, затем объединены по И с использованием цепочки каскадирования, затем пропущены еще через один триггер. Для CPLD этот прием тоже проходит, но там ячейки обычно жалко на такую х-ню тратить... XOR плохо в CPLD делается - там в ячейке один элемент XOR есть конкретный, а остальное из И/ИЛИ/НЕ делается и жрет тучу логики.

• Пробовал делать 4-х ступенчатую схему с использованием (+) — Question   (19.07.2004 12:47, 1644 байт)
  • Из крайности в крайность (+) — SM   (19.07.2004 13:36, 295 байт)
    • Сделал так (+) — Question   (19.07.2004 14:50, 847 байт)
    • Да, вы правы, надо одну ступень и по OR после нее. Сейчас попробую. — Question   (19.07.2004 14:18, пустое)
• Делается на семействе MAX7000s. Сейчас пробую использовать встроенную lpm_compare, но как то кисло получется. предупреждение пишет "Warning: Reduced register comp:com|lpm_compare:lpm_compare_component|comptree:comparator|cmpchain:cmp[0]|aeb_out with stuck data_in port to stuck value VCC" :-( — Question   (19.07.2004 12:44, пустое)