Отправлено SARGASSO 14 июля 2004 г. 13:26

Попробовал создать небольшой проект на Veriloge в Quartuse. После MAXa и AHDL чувствую путы на "руках".
Хотя естественно схема создается быстрее, но не чувствую возможности управлять схемой по своему желанию. Может быть это проблема отсутствия опыта работы в Veriloge. С симулятором какая-то балда... показывает задержки "ломовые". Это что такой симулятор у Quartusa, или надо дополнительные насторойки вводить в проект.
Вообще-то по поводу Quartusa - впечатление такое, что пакет недоработан, как будто торопились разработчики.
Какие будут мнения, господа хорошие.

• Как по мне - так в квартусе вполне хороший синтезатор что AHDL, что Verilog (+) — SM   (14.07.2004 13:34, 354 байт)
  • Тоже не вижу смысла переходить с AHDL. Только давайте про языки спорить не будем :) — Victor®   (14.07.2004 14:16, пустое)
    • Ответ: На мой взляд, есть еще один смысл ... — Apast   (14.07.2004 15:17, 118 байт)
      • А какая разница (+) — SM   (14.07.2004 15:28, 37 байт)
    • Есть один смысл (+) — SM   (14.07.2004 14:38, 204 байт)
      • Есть еще пара смыслов: (+) — dxp   (14.07.2004 15:26, 873 байт)
        • По поводу AHDL + Xilinx. Я пробовал когда-то преобразовать проект под MAX3000 на AHDL под CoolRunner (штатными средствами Xilinx). По крайней мере компилится без проблем. — Victor®   (14.07.2004 16:19, пустое)
          • Только в силу примерно одинаковых структур. — V61   (14.07.2004 16:49, пустое)
            • Да ладно - причем тут структуры (+) — SM   (14.07.2004 16:53, 202 байт)
              • по моему ограниченному представлению об AHDL - это что-то типа PALASMa — yes   (14.07.2004 17:38, 152 байт)
                • Нет не так (+) — SM   (14.07.2004 18:19, 193 байт)
                • Самое главное, что в AHDL в принципе нет несинтезируемого подмножества. А по сравнению с PALASM он более "объектно-ориентирован" (имется в виду возможность написания параметризированных модулей) — Victor®   (14.07.2004 17:45, пустое)
                  • И не только (+) — SM   (14.07.2004 18:21, 79 байт)
                    • Моя не понимай.... — Victor Yurchenko   (14.07.2004 22:15, 466 байт)
                      • Ответ: (+) — SM   (14.07.2004 22:33, 273 байт)
                        • :) склероз! — Victor Yurchenko   (15.07.2004 01:08, пустое)
                    • Угу все перечислить сложно в конфе :) — Victor®   (14.07.2004 19:10, пустое)
              • Может я ошибаюсь. — V61   (14.07.2004 17:05, 110 байт)
                • Интересно что это за вещи (+) — SM   (14.07.2004 18:22, 109 байт)
                  • Например, буфер памяти на Lut или линия задержки. — V61   (14.07.2004 18:30, 44 байт)
                    • Все это подключается как модули, точно также как и в верилоге. — SM   (14.07.2004 18:34, пустое)
                      • Это понятно. — V61   (14.07.2004 18:46, 112 байт)
                        • Смоделировать - нельзя. Синтезировать после конвертации - можно (+) — SM   (14.07.2004 18:50, 321 байт)
                          • Кстати в AHDL вообще ничего моделировать нельзя. — SM   (14.07.2004 18:58, пустое)
                • Ну конечно. Кстати у Xilinx конвертер работает только под CPLD. А так как они близки, то и проблем нет. Конечно,если использовать "неоднородности" в виде RAM, PLL и т.д. - тут уже надо репу почесать. И VHDL тут не поможет. — Victor®   (14.07.2004 17:30, пустое)
                  • Почему же? — V61   (14.07.2004 18:23, 65 байт)
                    • Так дело в том, что эти "неоднорости" (+) — SM   (14.07.2004 18:27, 531 байт)
        • Ну.... (+) — SM   (14.07.2004 15:33, 281 байт)
          • BTW: про xemacs-овских монстров - знал я коллегу, который для АЗИКа (0.35) сгенерил в xemacs-е нетлист — yes   (14.07.2004 17:40, 58 байт)
            • Да уж... :) — SM   (14.07.2004 18:23, пустое)
      • Согласен. — Victor®   (14.07.2004 14:44, пустое)