[an error occurred while processing this directive]
Возможно ли в Active-HDL делать пост-синтез симуляцию? Если да, то как это делается?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
Gunner
07 июля 2004 г. 17:26
Составить ответ
|||
Конференция
|||
Архив
Ответы
Можно
—
V61
(07.07.2004 17:43, 430 байт)
Что-то не получается (+)
—
Gunner
(07.07.2004 18:27, 68 байт)
Нет, прямо в тест.
—
V61
(07.07.2004 18:52, 109 байт)
Ок, до завтра (+)
—
Gunner
(07.07.2004 19:01, 467 байт)
Error: Library 'ovi_simprim' has incompatible format - скорее всего установили сервис пак, но не обновили библиотеки с сайта производителя.
—
Papasha
(07.07.2004 20:35,
пустое
)
Я только учусь, поэтому если нетрудно, не отвечайте вопросом на вопрос
—
Gunner
(07.07.2004 19:08,
пустое
)
Ответ: (+)
—
semen
(07.07.2004 19:20, 154 байт)
Там несколько ошибок. И та, о которой вы говорите, это (как мне кажется) следствие предыдущих
—
Gunner
(08.07.2004 10:30, 40 байт)
Вы разобрались или нет?
—
V61
(08.07.2004 11:19,
пустое
)
Частично (+)
—
Gunner
(08.07.2004 11:31, 2553 байт)
С Verilog я не очень.
—
V61
(08.07.2004 12:09, 256 байт)
Ответ (+)
—
Gunner
(08.07.2004 12:15, 686 байт)
В verilog не получилось
—
V61
(08.07.2004 14:13, 133 байт)
Ну наконец-то ... получилось и с Verilog :)
—
Gunner
(08.07.2004 15:50, 43 байт)
Error: cannot select specified top-level -а это не о чем не говорит ?
—
semen
(07.07.2004 19:04,
пустое
)
Спасибо, дело не срочное (+)
—
Gunner
(07.07.2004 17:48, 92 байт)
Блин, после "спасибо" подставилось автоматом :) Дело очень даже срочное :))
—
Gunner
(07.07.2004 17:50,
пустое
)
Там, в хелпе, по шагам расписано.
—
Сидоргек
(07.07.2004 18:09,
пустое
)
Ищите в Хелпе "Post-Synthesis and Timing Simulation"
—
Сидоргек
(07.07.2004 17:42,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru