Отправлено a 14 июня 2004 г. 12:33

В проектах сделаных чисто в Block Diagram Editor или на VHDL,
implementation проходит нормально.
Почему то, при выполнении проекта со смешанными типами
описания implementation выдаёт ошибку. Топ выполнен в
Block Diagram Editor, в топе есть shematic symbols и макросы на VHDL,
Synthesis tools Synplify 7.2.
Как я понимаю, при сравнивании синтезированиx макросов, происходит
вставка I/O, которую невозможно устранить.

Но самое интересное, если в Flow Settings я выберу implementation
tool - ISE 5.x, в mix project synthesis и implementation
присходят нормально, хотя фактически вызывается ISE 6.x.
При этом в synthesis options появляется пункт, с помощью которого
можно запретить вставка I/O, который тем не менеее ни на что не
влияет. Кто нибудь может, что-нибудь об этом сказать.