Отправлено V61 11 июня 2004 г. 18:33

Вот такой делитель:
port (
dividend: IN std_logic_VECTOR(15 downto 0);
divisor: IN std_logic_VECTOR(15 downto 0);
quot: OUT std_logic_VECTOR(15 downto 0);
remd: OUT std_logic_VECTOR(15 downto 0);
c: IN std_logic);
При CLK = 1.
После MAP:
Logic Utilization:
Number of Slice Flip Flops: 895 out of 1,536 58%
Number of 4 input LUTs: 303 out of 1,536 19%
Logic Distribution:
Number of occupied Slices: 457 out of 768 59%
Латентность 16 циклов, это все равно, что последовательный. Выбор крайне ограничен.
Хотя количество LUTs близко к идеалу (272, без особой оптимизации), но количество Flip Flops совершенно не понятно.

• Да, самый крутой делитель 16:16 в Coregen жрет много, а самый простой 16:16 - 150 slices — Valeri   (11.06.2004 20:36, 91 байт)
  • Я просто сказал, что он плохой. — V61   (14.06.2004 11:09, 630 байт)
    • Теория сильно отличается от практики — Valeri   (15.06.2004 07:13, 237 байт)