Отправлено lutik 01 июня 2004 г. 13:07

коллеги, может ли кто поделиться примером описания ROM на VHDL?
Чтобы при имплементации синрлифай разместил его в Block RAM.
всякие корегены и мемгены не подходят под задачу, а мою писанину синплифай почему то размещает либо по лутам либо в регистрах

а место хочется сэкономить

спасибо..

• Ответ: Xilinx Project Navigator -> Language templates -> VHDL -> Component Instantiation -> Block RAM — Doka   (01.06.2004 14:52, пустое)
• Корегеном - это не серьезно. — V61   (01.06.2004 14:35, 632 байт)
  • Серьезней не бывает (+) — andrew_b   (01.06.2004 15:38, 377 байт)
    • Если делать хорошо, — V61   (01.06.2004 16:04, 565 байт)
      • Ответ (+) — andrew_b   (01.06.2004 16:36, 513 байт)
        • Ошибок там может и нет. — V61   (01.06.2004 17:22, 580 байт)
          • Ответ: в случае с ПЗУ согласен.. но иногда так неохота генерить и распихивать по INITам значения синуса для DDSки — Doka   (01.06.2004 17:32, пустое)
            • Так не вручную же это делать. — V61   (01.06.2004 17:47, 50 байт)
  • Серьезней не бывает (+) — andrew_b   (01.06.2004 15:38, 377 байт)
  • to V61: a как отмоделировать проект , в котором для одного компонента (напр. component RAMB4_S16_S16) используются несколько экземпляров с разными значениями INIT_** ?!??! — Doka   (01.06.2004 14:48, 131 байт)
    • С Леонардо не работаю, не знаю. — V61   (01.06.2004 15:10, 1807 байт)
      • спасибо! — Doka   (01.06.2004 15:13, пустое)
• В корегене все прекрасно делается. "Ты просто не умеешь его готовить" :-) — andrew_b   (01.06.2004 13:54, пустое)
• Ответ: — ОС    (01.06.2004 13:35, 397 байт)
  • читал я ессно доку к симплифаю.. могет у мя руки корявые.посмотрите вы полжалуйста.. код внутри — lutik   (01.06.2004 16:30, 3868 байт)