[an error occurred while processing this directive]
|
ежжели на vhdl/verilog пишешь, то просто создаешь еще один файл, в котором будут объединяться (как они на плате объединяются) ножки этих плисов между собой... + в опциях выставляешь другой кристал плис (побольшЕ) .. для функциональной симуляции пойдет -
а для временной - либо никак либо какие-то атрибуты надо в ucf вводить , которые будут указывать на приблизительное время растространения сигнала от плиса-до-плиса...
зы: а вообще хлопотно это(
E-mail: info@telesys.ru