Отправлено dxp 17 мая 2004 г. 11:11

при использовании Verilog + синтезатор (Synplify) + симулятор (A-HDL 6.2, хотя это не критично, видимо). Непонятка в следующем: вот имеем простой модуль, в нем есть объект lpm_counter, т.е. просто счетчик и ничего более (для простоты эксперимента). Как быть с его реализацией (синтезом) и моделированием?

В документации написано, что такие вещи можно вставлять как черные ящики (black_box). Указываешь только Altera_lpm.v, где эти самые ящики и определены. Но при этом маппер кричит, что времянок нет. Ну да, нет. Смотрим в доку, там сказано, что для черных ящиков надо определить syn_tsu, syn_tpd и syn_tco. Это кто должен определять? Не пользователь же - компонент из поставки, по логике, должен иметь все необходимые параметры определенными поставщиком.

С моделированием еще интереснее - черный ящик - он и есть черный ящик, где модель-то хотя бы для функционального моделирования?

Еще есть в составе Квартуса модели из 220model.v. Не очень понял - это для синтеза модели (там много внутри несинтезируемых конструкций) или для моделирования?

Вообще, какой наиболее прямой и нативный путь использования LPM? В контексте синтеза и моделирования.