Отправлено Dark 14 мая 2004 г. 12:47

В электрической спецификации шины PCI приводятся временные параметры синхронизации сигналов для входов и выходов (PCI 2.2 Specification, стр. 128-129).
Не могу понять как согласуются параметры T_val и T_su.
На рисунке (Figure 4-7: Output Timing Measurement Conditions), как я понял, параметр T_val определяет временную задержку сигнала с выхода устройства относительно CLK. Значение T_val лежит в диапазоне 2..11 нс. Для target устройства PCI выходными сигналами будут например DEVSEL# и TRDY#. То есть получается, что эти сигналы должны быть выставлены target устройством с задержкой 2..11 нс?
А вот на рисунке (Figure 4-8: Input Timing Measurement Conditions) для входного сигнала определено время установки T_su в диапазоне 7..не ограничено нс. То есть, как я понимаю, для корректной фиксации сигнала на входе он должен удовлетворять этому параметру T_su.
Дальше следующая ситуация:
Вот допустим в слот установлено target PCI устройство. Теперь для установки его выходного сигнала (возьмем DEVSEL#) оно должно выдать его на линии за 2..11 нс (T_val) после фронта CLK. Приемник етого сигнала на линии требует установленного значения DEVSEL# согласно T_su 7.. не ограничено нс до следующего фронта CLK. То есть получается следующее:

Источник DEVSEL# (выход, T_val) --->>>--- Приемник DEVSEL# (вход,T_su)

То есть сигнал должен быть выдан на линию за 2..11 нс после СLK, не изменяться за 7..не ограничено нс до СLK. Период синхроимпульса для 33 МГц составляет 30 нс. То есть между T_val и T_su будет в крайнем случае:
T = 30 - (11 + 7) = 12 нс. И на что тогда уходит ето время 12 нс. И вообще получается, что установка сигнала на выходе обязана происходить до среза (отрицательного фронта) CLK. В документации на MAX7000S написано, что ПЛИС етого семейства с быстродействием -5, -6 ,-7 и -10 удовлетворяют требованиям спецификации PCI 2.2. Я пробовал описывать на верилоге простенькое устройство: по фронту СLK фиксирует значение сигнала, по срезу формирует выходной сигнал. Так вот там задержка T_su как раз удовлетворяет минимуму в 7 нс. ПЛИСы с другими быстройдействиями не удовлетворяют. Но получается тогда, что выходной сигнал устанавливается позже необходимых T_val, примерно за 18 нс после фронта CLK.

Возможно постановка вопроса получилась запутанной. Спрошу, на всякий случай, по-другому: Можно ли выдавать PCI сигнал на шину с задержкой от 15 нс (срез CLK) и до 23 нс (время установки для входа T_su)?

• Н-да, намудрил ты, однако (+) — _Aquarius_   (14.05.2004 16:12, 525 байт)
  • Ответ: Поподробнее о Tsu если можно — Dark   (14.05.2004 17:24, 551 байт)
    • Про Tsu: это имеется в виду Tsu твоего девайса - если оно больше чем надо, то твой девайс не успеет защелкнуть правильное значение. Про Tval все правильно понял . — _Aquarius_   (14.05.2004 17:49, пустое)
      • Все понял. Спасибо. — Dark   (14.05.2004 18:29, пустое)