Отправлено SM 13 мая 2004 г. 18:16 В ответ на: Есть проект, сделанный в Квартусе, и модель памяти на Верилоге. Как просимулить это в ActiveHDL? Понятно, что тестбенч написать надо, но вот как это все вместе собрать...запутался я... отправлено yurich 13 мая 2004 г. 18:13

должен быть самым верхнем уровнем проекта для симулятора, и в него в виде модуля (модулей) подключить все остальное необходимое - собственно тестируемый модуль и модели всякой внешней всячины, если она нужна конечно.

• А из Квартусного проекта sdf файлик использовать, так? — yurich   (13.05.2004 18:47, пустое)
  • Симулятор его загружает отдельной командой (из tcl или меню). — SM   (13.05.2004 19:07, пустое)
    • Спасибо, заработало! — yurich   (14.05.2004 11:52, пустое)