[an error occurred while processing this directive]
|
предполагая что отделили...
триггер состоит из двух латчей (типа мастер-слэйв), которые реализуются на хитрых ключах (transparent latch), которые по сути аналоговые ключи
при "удачном" совпадении фронта клока и напряжения на D схема триггера сработает типа как аналоговая цепочка sample-and-hold
и зафиксирует это "аналоговое" напряжение
пишу для того, чтобы ответить за прошлую страницу - "если бы ксилинс сделал неравные плечи" -
так, чтобы точка этой метастабильности попадала бы в зону логического уровня и можно было бы подавать на логику не опасаясь глюков
а глюки в большинстве своем возникают при неправильной синхронизации шины, так как путь такта и данных разный и (вот оно skew) и поэтому на шине можно защелкнуть левое значение
чаще всего я встречался с такими ошибками в асинхронных FSM
вероятность метастабильности для частоты 200МГц в V2 - какие-то немерянные миллиарды лет, то есть даже если все триггера в кристалле (f.e 100000) асинхронны, то вероятность попасть в метастабильность практически 0 (MTBF>>времени жизни прибора)
прошу прощения за терминологию, но как это назвать на русском не перемешав мух и котлет - не знаю
E-mail: info@telesys.ru