Отправлено himer 29 апреля 2004 г. 12:34

Тема такая:
Работал я раньше в MAX PLUS , писал на AHDL. Решил попробовать VHDL в ISE WEB PACK+MODELSIM. Так вот устройство ведет себя нужним образом при всех моделированиях кроме simulate POST-PLACE & ROUTE MODEL. В этом режиме сбивется синхронность работы - выходы сумматоров не успевают установится к приходу CLK. (Устройство на SPARTAN IIE CLK - 66MHz, вроде должно работать)
Вопрос: как это можно исправить? поможет ли более навороченный синтезатор и/или fitter если да, то какой.
Заранее благодарен.

• А что router говорит на констрэйну ...PERIOD "CLK" 66 MHz... ? Это в файле <проект>.twr . — zlyh   (29.04.2004 17:45, пустое)
  • Строчку "PERIOD "CLK" 66 MHz..." в файле <проект>.twr я не нашёл. — druzhin   (30.04.2004 13:39, пустое)
    • Может мы по разному его используем. — zlyh   (30.04.2004 15:07, 458 байт)
      • Вопрос — himer   (30.04.2004 17:58, 32 байт)
        • синплЮфай — zlyh   (05.05.2004 11:34, пустое)
      • twr --- это лог trce. Период клока надо задавать в ucf — andrew_b   (30.04.2004 17:11, пустое)
• У меня тоже глючит всё моделирование, кроме Simulate Behavioral Model. В железе всё работает. Разбираться с этой проблемой ещё не пробовал. — druzhin   (29.04.2004 16:07, пустое)