Отправлено Igor_K 28 апреля 2004 г. 18:19

Если кто-нибудь пытался сделать на VHDL счетчик, работающий с двумя фронтами на входе, подскажите, почему нижеприведенный шедевр не хочет работать в ACEX1K ?

library ieee;
use ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
ENTITY dc_counter IS
PORT
(
clk : IN STD_LOGIC;
clrn : IN STD_LOGIC;
ena : IN STD_LOGIC;
out_data : OUT INTEGER RANGE 0 TO 255
);
END dc_counter;
ARCHITECTURE behavior OF dc_counter IS
SIGNAL cnt : INTEGER RANGE 0 TO 255;
BEGIN
PROCESS (clk, clrn)
BEGIN
IF clrn = '0' THEN
cnt <= 0;
ELSIF (clk'EVENT ) THEN
IF ena = '1' THEN
cnt <= cnt + 1;
ELSE
cnt <= cnt;
END IF;
END IF;
END PROCESS;
out_data <= cnt;
END behavior;

• Потому, что у него нет Dual-Edge триггеров. ТАКАЯ запись пройдет для Xilinx CollRunner, но не для ACEX — Victor®   (28.04.2004 18:23, пустое)
  • Но Quartus все нормально схавал (+) — Igor_K   (28.04.2004 18:39, 149 байт)
    • А Synplify Pro не берет. А для Collrunner II берет. Редиска - квартусовский VHDL компиллятор :) — Victor®   (28.04.2004 19:01, пустое)