[an error occurred while processing this directive]
Подскажите что лучще изучать? Verilog или VHDL? И почему?
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
kirzuk
15 апреля 2004 г. 21:32
Составить ответ
|||
Конференция
|||
Архив
Ответы
Ответ: Всё зависит от того кем вы были в прошлой жизни, если железячником то VHDL если программером то Verilog будет проще, во втором есть небольшие преимущества которых мне в VHDL добиться пока не удалось
—
Vitus_strom
(16.04.2004 14:56,
пустое
)
Думаю начать стоит с VHDL
—
Lucky-
(16.04.2004 09:55,
пустое
)
Лучше оба. Серьезно.
—
A_S_N
(16.04.2004 00:16,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru