Отправлено druzhin 30 марта 2004 г. 13:38 В ответ на: Ответ: Подскажите как можно перевести с VHDL на Verilog и как в ISE создать модель из программы на VHDL и встроить ее в Verilog? (извините, чо пишу здесь - но нихера новые сообщения не посылаются) отправлено axalay 30 марта 2004 г. 11:21

1. ISE 6.x в одном проекте поддерживает создание и использование verilog и vhdl модулей.
2.
2.1. Установить в свойствах проекта:
Top-Level module Tupe................HDL
Synthesis Tool........................XST(VHDL/Verilog)
Generated Simulationh Language........Verilog
2.2. Выполнить в окне процессов для vhdl-модуля:
Design Entry Utilites/View Verilog Instantiation Templates

• Ответ: А в 5.2 лицензионном это есть?, а за инфо спасибо — axalay   (30.03.2004 14:44, пустое)
  • НЕТ !!! — druzhin   (30.03.2004 15:11, пустое)
• ЗЫ: Для ИСЕ 6.х вхдл в верилог перегонять не надо. — druzhin   (30.03.2004 14:01, пустое)