[an error occurred while processing this directive]
Verilog в ISE 6.1 поддерживает различные generate(+). теперь то уж точно vhdl must di.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
|
Отправлено
druzhin 26 февраля 2004 г. 13:34
|
|
|
|
genvar i ;
generate for ( i=0 ; i<16 ; i=i+1 ) begin : bidir_buffer
IOBUF Uad ( .I(ADin[i]) , .T(ADrw) , .O(ADout[i]) , .IO(AD[i]) ) ;
end endgenerate
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru