[an error occurred while processing this directive]
[an error occurred while processing this directive]
|
какие существуют способы задания временных параметров при синтезе FPGA?
мне известен только такой механизм
задантся идеальный клок (два перепада)
затем на входы модуля задается время "прибытия" синала,
а на выходы задается время к какому сигнал должен установиться
относительно заданного идеального клока
какие-нибудь другие подходы используются?
E-mail: info@telesys.ru