Отправлено vitA 15 августа 2001 г. 11:56 В ответ на: Ну так и возьми альтерку побольше и все влезет отправлено www 15 августа 2001 г. 11:12

Модули, написанные на Verilog далеко не всегда занимают больше места на кристалле, чем их близнецы-братья на AHDL (имею ввиду Altera-Max+II 10.0). Зато переносимость, наглядность, гибкость,
и др. кода на Verilog (и VHDL) вне критики. Я так думаю....

• Красивые термины,но не совсем понятно:) — Малян   (16.08.2001 01:22, 346 байт)
  • 4Малян(+) — vitA   (16.08.2001 12:39, 474 байт)
    • Насчет событий и причин: в AHDL есть и операторы IF THEN и CASE. И не обязательно мыслить на уровне вентилей и триггеров. Например синхронный счетчик на 64 разряда можно описать с помощью пару строк на AHDL. Как мне кажется многие недооценивают возможности AHDL. А зря! — Victor®   (16.08.2001 17:44, пустое)
      • IF THEN и CASE - conditional statements (по определению Альтеры) - компараторы, не имеющие никакого отношения к событийным операторам Verilog, VHDL(-) — vitA   (17.08.2001 10:52, пустое)
      • Ответ: Фигня это — www   (16.08.2001 18:24, 224 байт)
• Не всегда то не всегда — www   (15.08.2001 13:41, 75 байт)
  • Согласен — vitA   (15.08.2001 14:07, пустое)