[an error occurred while processing this directive]
|
то язык верилог (вотличие от ВХДЛ) поддерживает иерархические имена
то есть можно так top.inst1.inst2.aaa получить доступ к aaa находящемуся в top - inst1 -
из любого места
из inst1 можно inst2.aaa и т.д
вроде так
как в МС-ДОС только . вместо \
но работает это восновнов для моделирование (force , $monitor)
для синтеза врядли пойдет - потому что синтезаторы иерархию убивают и сигналы переименовывают
E-mail: info@telesys.ru