[an error occurred while processing this directive]
|
если не смотреть на пути (физические соединения) памяти, то логически память однородна (то есть для любого пространства применимы все методы адрессации без исключений), то есть с точки зрения логической структуры 6000 - это не харвардская, а вовсе неймановская архитектура? или я чего-то недочитал?
понятно, что физическую реализацию подключения памяти (разбивки на блоки, в блоках банки и т.д) старались сделать как можно больше проводов идущих к памяти. типа чтобы параллельно все было.
И контролем за всеми линиями соединения к памяти управляет специализированный блок, к которому с одной стороны подключены DMA и вычислительный блок, а с другой идут шины к памяти. То есть все конфликты при доступе к памяти разрешаются во время исполнения. (на момент компиляции их обнаружить невозможно)
Тогда вопрос - почему в документах указывается фиксированное время (delay slot) для доступа к памяти? возможны ведь не только конфликты между DMA и CPU, но и между различными модулями CPU? или за счет каких-то ограничений такие конфликты обнаруживаются на уровне обращения к модулям?
E-mail: info@telesys.ru