TMS5502: кривая реализация TxFIFO UART или я чего-то не понял? («Телесистемы»: Конференция «Цифровые сигнальные процессоры (DSP) и их применение»)

Разработка, производство и продажа радиоэлектронной аппаратуры

| Карта сайта | Пишите нам | В избранное

Требуется программист в Зеленограде
- обработка данных с датчиков; ColdFire; 40 тыс.
e-mail:jobsmp@pochta.ru

Телесистемы | Электроника | Конференция «Цифровые сигнальные процессоры (DSP) и их применение»

TMS5502: кривая реализация TxFIFO UART или я чего-то не понял?

Отправлено rst 17 мая 2007 г. 07:19

Только щас заметил - похоже, что бит THRE регистра URLSR работает не как положено (не как в 16C550)! В 16C550 он установлен если ХОТЯ-БЫ ОДИН байт в FIFO свободен (можно записывать данные в FIFO), а в 5502 он установлен только если ВСЕ БАЙТЫ в FIFO свободны!
Как-же тогда определить - есть-ли свободное место в FIFO и можно-ли туда дописать не дожидаясь его полного опустошения? Получается, что такого способа нет? :((((((((
У меня UART работает не по прерываниям, а поллингом (1кГц). Получается, что из-за этого при скоростях >9600 невозможно передавать без дырок в обмене???
А в даташите TI утверждается, что UART полностью эмулирует 16C450/16C550....
:(((((((((

Составить ответ | Вернуться на конференцию

Ответы

Ответ: В 16С550 он так же как у тебя описано для TMS . Взято из описания на UART 16С550A на этот бит — AP (17.05.2007 17:54:52 81.25.47.235, 590 байт)
- Странно... Всегда считал, что THRE=1 означает что можно записать хотя-бы один символ в THR.... — rst (18.05.2007 10:05:3 195.162.50.30, пустое)
  - Вообще THR это Transmit Hold Register. И действительно, он Empty только тогда, когда все FIFO в него опустошилось, и он сам тоже. — SM (18.05.2007 10:11:12 80.92.255.53, пустое)
Ответ: — bv (17.05.2007 17:46:3 213.24.18.49, 216 байт)
- извиняюсь FLVL у TMS нет. Если polling - значит будут дыры. C прерыванием никаких проблем - время загрузки в fifo мизерное — bv (17.05.2007 18:01:21 213.24.18.49, пустое)