|
|
Существуют определенные ограничения на выходные частоты делителя D0 (PLLREF=12..100МГц) и собственно PLL (PLLOUT=70..200/300МГц). А Вы подаете внешние 20 МГц и делите их на 5, т.е. будет 4 МГц, что выходит за ограничение для PLLREF. Ну а частота на выходе PLL 4*10=40 МГц тоже выходит за допустимые значения.
Вот ссылка (документ sprs166h, c.56-57):
There is a specific minimum and maximum reference clock (PLLREF) and output clock (PLLOUT) for the block labeled "PLL" in Figure 3-12, as well as for the C55x Core clock (CLKOUT3), the Fast Peripherals clock (SYSCLK1), the Slow Peripherals clock (SYSCLK2), and the EMIF internal clock (SYSCLK3). The clock generator must not be configured to exceed any of these constraints (certain combinations of external clock input, internal dividers, and PLL multiply ratios might not be supported). See Table 3-11 for the PLL clock input and output frequency ranges.
И уберите PLL_FSET(PLLCSR, PLLEN, 0x1); перед проверкой LOCK, PLL еще не захватился, а вы уже его разрешаете.
|
|
E-mail: 
info@telesys.ru
