[an error occurred while processing this directive]
|
это вроде обычный XOR
На VHDL не знаю, а на Verilog это будет
module xor_8(a, b, c)
input [7:0] a, b;
output [7:0] c;
xor(c[0], a[0], b[0]);
...
xor(c[7], a[7], b[7]);
endmodule
Вообще-то для ваших отдельная конфа есть, здесь никакие VHDL/Verilog не обсуждаются
E-mail: info@telesys.ru